昨年にわたって、半導体チップの寸法が小さくなる中、付加機能－I/Oの数が非常に増えたことにより、その性能が着実に向上した。受動素子やMEMSなどのように新機能が増え、デバイスが集積化されている。

パッケージングの進化
　チップ・パッケージングは、以下の主な機能に貢献している。

• 配電
• 放熱
• 信号分配
• 保護

　昨年にわたって、半導体チップの寸法が小さくなる中、付加機能－I/Oの数が非常に増えたことにより、その性能が着実に向上した。受動素子やMEMSなどのように新機能が増え、デバイスが集積化されている。同時に、動作周波数が増加し、相互接続間隔が短くなっている。新しいデジタル／アナログ機能（例えば、R.F.）が付加され、パッケージング技術は大量生産においてコストを低くする必要がある。さらに、無線機能や混合信号デバイス、オプトエレクトロニクス、MEMSなどにより、パッケージングや実装に対して新しい要求が出てきている。絶えず拡大を続けている家電市場が、以下のような技術革新の特に強い駆動力になっている。

• WLP（Wafer-Level Packaging）：ウェハー・レベルでの機能集積化：W2W、C2W
• SiP（Systems in Package）とSOW（Systems on Wafer）
• 3次元IC（または、フロントエンド・レベルでのチップ積層）

　しかし、WLP技術と3次元技術は2つの異なる個別のアプローチであり、混同してはいけない。多くの3次元技術プロセス・ステップがウェハー・レベルで行われているが、WLP技術は3次元技術には分類されない。

　実際の傾向は、占有面積を減らし、Siの効率（基板面積に対するシリコンの全占有面積の比）を向上し、相互接続をより短くするために、2次元配置から3次元積層（SiP）や3次元ICに移行している。


SiP、異種混合チップの集積化
　SiPは、異種混合チップの一つの集積方法である。ダイは、それぞれの上に、また隣り合わせて積み重ねられる。ITRS-TWGは、SiPを次のように定義している。「Systems in Packageは、異なる機能を持つ複数の能動電子部品と、オプションとして受動素子やMEMS、オプト部品のような他のデバイスを加えたあらゆる組み合わせにより、システムやサブシステムを構成する複数の機能として備え、多くは標準のシングルパッケージに組み立てられたものとして特徴づけられる。」一般にSiPは、非電子デバイスと同様に、アナログ回路とデジタル回路の両方を含んでいる。この定義は、様々なソリューションを含んでいる。これらは、異なる基板や相互接続の技術、集積もしくは分離した受動素子の使用、さらにはサイズや性能における無制限のバリエーションに基づいている。SiPは集積化した受動素子と異なる技術を持つデバイスを組込むことができ、これによりRFワイヤレス・システムが理想的なものになる（RF、ベースバンド：＋SRAM＋フラッシュ・メモリ）。SiPにおける長期的ビジョンは、ワイヤレスやオプティカル、流体とバイオ・エレメント、さらに遮蔽や熱管理を伴う界面などの最適化した異種混合の集積化である。

　新しい集積技術により、単一のパッケージでセンシングや信号およびデータ処理、ワイヤレスおよび光通信、電力の変換および蓄積が可能になる。SiPにはいくつかの分類があり、3次元積層はこれらの分類の一つと考えることができる。


（続きは後日公開）
出典：Global SMT & Packaging, Vol. 7, No. 7, pp. 16-19
訳者：（株）アンベエスエムティ　木本、安部